基于FPGA的學校打鈴器設計.docx
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基于FPGA的學校打鈴器設計
基于FPGA的學校打鈴器的設計
學院電子工程學院
學號
班級A1121班
專業電子信息工程
姓名何樹良
指導教師
摘要
自動打鈴器為學校上下課時間的準確控制提供了很大的便利，并且在工廠、辦公室等場合也起到了提醒人們時間的作用，因此打鈴器的設計有一定的實用意義。
本設計的學校打鈴器采用基于現場可編程門陣列（FPGA）的方法，底層模塊采用硬件描述語言（HDL）設計，不僅能對時、分、秒正常計時和顯示，而且還可進行鬧鈴時間的設定，上下課時間報警，報警時間1-15秒設置。
系統主芯片采用美國Altera公司的器件，由時鐘模塊、控制模塊、鬧鐘模塊、定時模塊、數據譯碼模塊、顯示以及報時等模塊組成，由按鍵進行時鐘的校時、清零、啟停等。
本文在介紹FPGA器件的基礎上，著重闡述了如何使用FPGA器件進行系統的開發，以及如何實現學校打鈴系統。
通過仿真驗證及實際測試，打鈴器具有正常計時、定時報警、報警時長設定等功能，可為日常作息提供準確、便捷的提醒。
系統運行穩定，設計方法可行。
關鍵詞：
打鈴器現場可編程門陣列硬件描述語言
第一章緒論
1.1選題目的
當今社會，電子技術的應用無處不在，電子技術正在不斷地改變我們的生活，改變著我們的世界。
在這快速發展的年代，時間對人們來說是越來越寶貴，在快節奏的生活時，人們往往忘記了時間，一旦遇到重要的事情而忘記了時間，這將會帶來很大的損失。
因此我們需要一個定時系統來提醒這些忙碌的人。
數字化的時鐘給人們帶來了極大的方便。
近些年，隨著科技的發展和社會的進步，人們對時鐘的要求也越來越高，傳統的時鐘已不能滿足人們的需求。
多功能數字鐘不管在性能還是在樣式上都發生了質的變化，自動打鈴器就是以時鐘為基礎的，在平時校園生活中是必不可少的工具。
自動打鈴器的數字化給人們生產生活帶來了極大的方便，而且大大地擴展了時鐘原先的報時功能。
諸如定時自動報警、定時啟閉電路、定時開關烘箱、通斷動力設備，甚至各種定時電氣的自動啟用等，所有這些，都是以時鐘數字化為基礎的。
因此，研究時鐘及擴展應用，有著非常現實的意義。
電鈴廣泛應用于學校、機關及工礦企事業單位，可實現作息時間的固定周期打鈴，提示人們工作、學習或是休息。
自古以來教育就已經成為社會生活中必不可少的一部分，隨著教育體系的逐漸完善，定時提醒上下課時間的工具也尤為重要，不僅是學校中，在工廠、辦公室等任何需要時間提醒的場合，打鈴器都擁有舉足輕重的位置，尤其是進入現代化社會以后，準確、方便的多功能打鈴器便具有獨特的研究意義。
另外，打鈴器也擁有悠久的歷史，從最早的人工打鈴，到如今的電動打鈴、智能打鈴，經歷了一系列的變革，人工打鈴不僅費時費力，而且準確性也不能保證，還可能會造成人為的誤時誤報。
當代社會飛速發展的主要標志之一就是信息產品的廣泛使用，而且產品的性能越來越強，復雜程度越來越高，更新步伐越來越快。
支撐信息電子產品高速發展的基礎就是微電子制造工藝水平的提高和電子產品設計開發技術的發展。
隨著技術的發展，出現了各種各樣的打鈴器，有些帶有音樂播放功能，可編入作息時間程序，并且能同時控制路燈、廣播等其他電器，無線音樂打鈴器無需施工布線，降低了安裝成本，還可以根據使用需要隨時移動音樂電鈴的位置，無線遙控的距離可達500米，成為學校、部隊、工廠等部門的打鈴控制新寵，十分簡潔、便捷。
如今電子產品正向功能多元化，體積最小化，功耗最低化的方向發展。
它與傳統的電子產品在設計上的顯著區別是大量使用大規模可編程邏輯器件，使產品的性能提高，體積縮小，功耗降低，同時廣泛運用現代計算機技術，提高產品的自動化程度和競爭力，縮短研發周期[1]。
EDA技術正是為了適應現代電子技術的要求，吸收眾多學科最新科技成果而形成的一門新技術。
本設計將借助EDA技術，完成基于FPGA器件的學校打鈴器的設計。
EDA技術的發展經歷了一個由淺到深的過程，先后經歷了CAD、CAE和現代意義上的EDA三個階段。
在可編程邏輯器件（PLD）內部，數字電路可用硬件描述語言可以進行方便的描述，經過生成元件后可作為一個標準元件進行調用。
同時，借助于開發設計平臺，可以進行系統的仿真和硬件測試等。
對于數字電子技術實驗和課程設計等，特別是數字系統性的課題，借助PLD器件和硬件描述語言等開發手段修改學校智能打鈴系統，即可設計出各種比較復雜的數字系統，如設計頻率計、交通控制燈、秒表等，有助于實驗質量的提高和對學生綜合能力的鍛煉。
同時，作為電子信息工程專業的學生，EDA技術應用于畢業設計中，可快速、經濟地設計各種高性能的電子系統，并且很容易實現、修改及完善。
1.2課題研究內容
隨著社會的發展，科技水平的日益提高，很多高新技術都應用于電子設計產品的設計中，比如，本設計中的學校打鈴器就應用了FPGA技術，不僅能夠非常準確的設定響鈴時間，而且能直觀地顯示時、分、秒等信息，為人們的使用帶來了很大的方便。
本課題是基于FPGA的學校打鈴器的設計，下面簡要介紹現場可編程門陣列（FPGA）的發展歷程及其優點。
1.2.1FPGA的發展歷程
作為一種可編程邏輯器件，現場可編程門陣列（eArray，FPGA）的出現是PLD發展變化的必然，他的出現推動著可編程邏輯器件的進一步發展。
因此說，了解了可編程邏輯器件的發展歷程，也就了解了FPGA的發展歷程。
PLD是20世紀70年代發展起來的一種新型器。
它的應用不僅簡化了電路設計，降低了成本，提高了系統的可靠性，而且給數字系統的設計方式帶來了革命性的變化，其結構和工藝的變化經歷了一個不斷發展的過程。
20世紀70年代，早期的可編程邏輯器件只有可編程只讀存儲器（PROM）、紫外線可擦除只讀存儲器（EPROM）和電可擦除只讀存儲器（EEPROM）3種。
隨后，出現了一類結構稍微復雜的可編程芯片，即可編程邏輯陣列（ay，PLA）。
PLA在結構上由一個可編程的與陣列和可編程的或陣列構成，陣列規模小，編程過程復雜繁瑣。
PLA既有現場可編程的，又有掩膜可編程的[2]。
如今，FPGA期間已經成為當前主流的可編程邏輯器件之一。
經過20年的發展，可編程邏輯器件已經取得了長足的進步，資源更加豐富，使用越來越方便。
將來的可編程邏輯器件，密度會更高，速度會更快，功耗會更低，同時還會增加更多的功能，向著繼承了可編程邏輯、CPU、存儲器等組件的可編程單片系統（Chip，SOPC）方向發展。
1.2.2FPGA的優點
概括地說，FPGA器件具有下列優點：
高密度、高速度、系列化、標準化、小型化、多功能、低功耗、低成本，設計靈活方便，可無限次反復編程，并可現場模擬調試驗證。
使用FPGA器件，一般可在幾天到幾周內完成一個電子系統的設計和制作，可以縮短研制周期，達到快速上市和進一步降低成本的要求。
用FPGA器件實現數字系統時用的芯片數量少，從而減少芯片的使用數目，減少印刷線路板面積和印刷線路板數目，最終導致系統規模的全面縮減[3]。
1.3器件及工具介紹
1.3.Ⅱ設計步驟
是Altera公司的綜合性PLD開發軟件，支持原理圖、VHDL、以及AHDL（）等多種設計輸入形式。
內嵌自有的綜合器以及仿真器，可以完成從設計輸入到硬件配置的完整PLD設計流程[4]。
其設計流程包括設計輸入、編譯、仿真與定時分析、編程與驗證。
設計輸入包括原理圖輸入、HDL文本輸入、EDIF網表輸入、波形輸入等幾種方式。
編譯時要根據設計要求設定編譯方式和編譯策略，然后根據設定的參數和策略對設計項目進行網表提取、邏輯綜合、器件適配，供分析、仿真和編程使用。
設計完成后需要進行仿真，可以測試設計的邏輯功能和延時特性。
最后可以用得到的編程文件通過編程電纜配置PLD，進行在線測試。
在設計過程中，如果出現錯誤，則需重新回到設計輸入階段，改正錯誤或調整電路后重新測試。
1.3.2VHDL特點
硬件描述語言HDL（anguage）誕生于1962年。
與SDL（anguage）相似，經歷了從機器碼（晶體管和焊接）、匯編（網表）、到高級語言（HDL）的過程[5]。
HDL是用形式化的方法描述數字電路和設計數字邏輯系統的語言。
主要用于描述離散電子系統的結構和行為。
HDL和原理圖是兩種最常用的數字硬件電路描述方法，HDL設計法具有更好的可移植性、通用性和模塊劃分與重用性的特點，在目前的工程設計開發流程是基于HDL的[6]。
在目前的工程設計中被廣泛使用。
所以，我們在使用FPGA設計數字電路時，其開發流程是基于HDL的。
VHDL描述數字電路系統設計的行為、功能、輸入和輸出。
它在語法上與現代編程語言相似，比如C語言。
應用VHDL進行系統設計，有以下幾方面的特點:
功能強大、可移植性、獨立性、可操作性、靈活性。
第二章系統方案設計
2.1設計方案分析與選擇
方案一：
采用通用數字器件來設計。
比如，打鈴器結構組成中最基本的是數字鐘。
數字鐘實際上是一個對標準頻率（1HZ）進行計數的計數電路。
由于計數的起始時間不可能與標準時間（如北京時間）一致，故需要在電路上加一個校時電路，同時標準的1HZ時間信號必須做到準確穩定。
采用此方法設計數字鐘通常使用石英晶體振蕩器電路構成數字鐘。
基于此設計方案的數字鐘部分結構組成如圖2-1所示。
圖2-1數字鐘部分結構組成
方案二：
采用基于FPGA的EDA技術來設計。
打鈴器結構組成中的數字部分可全部在FPGA內部完成，底層模塊可以采用HDL語言或者軟件中的庫元件。
這種設計方法可使得系統的集成度提高，抗干擾能力也相應提高。
綜合分析和比較方案一和二，方案二中利用EDA技術設計學校打鈴器相對設計方式靈活，系統連線簡單并易于校驗，修改及完善也相對便捷，可以避免方案一中所用的芯片比較多，連線過于麻煩的問題。
因此，本設計總體設計方案采用基于EDA技術的方法。
2.2自動打鈴器總體構成
本設計內容為基于FPGA的學校打鈴器，控制器底層模塊采用硬件描述語言設計，頂層模塊設計方法采用原理圖方式；打鈴器具有計時功能，能對時、分、秒正常計時和顯示；又具有定時打鈴功能，當設定的打鈴時間與學校上下課時間點相同時打鈴；并且計時時間、定時時間、打鈴時長（1S~15S內）自由設置和調整，其數據信息通過數碼管或LCD顯示。
學校打鈴器總體設計框圖如圖2-2所示。
振蕩器產生穩定的高頻脈沖信號，作為數字鐘的時間基準，然后經過分頻器輸出標準秒脈沖。
秒計數器滿60后向分計數器進位，分計數器滿60后向小時計數器進位，小時計數器按照“24翻1”規律計數。
計滿后各計數器清零，重新計數。
計數器的輸出分別經譯碼器送數碼管顯示。
在控制信號中除了一般的校時信號外，還有時鐘清零信號。
時基電路可以由石英晶體振蕩電路構成，晶振頻率為25MHz，經過分頻可得到秒脈沖信號。
譯碼顯示電路由七段譯碼器完成，顯示由數碼管構成。
圖2-2學校打鈴器總體設計框圖
2.3分頻模塊設計
晶體振蕩器是構成數字時鐘的核心，振蕩器的穩定度及頻率的精度決定了數字鐘計時的準確程度，它保證了時鐘的走時準確及穩定。
石英晶體的選頻特性非常好，只有某一頻率點的信號可以通過它，其它頻率段的信號均會被它所衰減，而且振蕩信號的頻率與振蕩電路中的R、C元件的數值無關[7]。
因此，這種振蕩電路輸出的是準確度極高的信號。
本設計FPGA外部使用的是25MHz晶振，在其內部再根據需要進行分頻。
如圖2-3所示為分頻模塊連接圖。
分頻模塊由25k分頻、200分頻、5分頻、50k分頻、250分頻組成。
其中25k分頻的輸出作為按鍵消抖模塊的輸入時鐘信號，其頻率為1kHz；200分頻的輸出作為計時模塊調分模塊的時鐘輸入，其頻率為5Hz，周期為0.2s；5分頻的輸出作為計時模塊中秒計時的輸入，為1Hz頻率的1s時鐘信號；50k分頻的輸出作為動態掃描模塊的輸入時鐘，其頻率為500Hz；250分頻的輸出作為計時模塊調時模塊的輸入時鐘，其頻率為2Hz，周期為0.5s。
圖2-3分頻模塊連接圖
現以5分頻為例進行仿真，當時鐘到第五個上升沿時，輸出由“0”變為“1”，下降沿時又由“1”變為“0”，產生一個脈沖。
滿足設計要求。
如圖2-4、2-5所示分別為分頻模塊仿真圖及其RTL圖。
圖2-4分頻模塊仿真圖
圖2-5分頻模塊RTL圖
2.4消抖模塊設計
按鍵開關電子設備實現人機對話的重要的器件之一[8]。
由于大部分按鍵式機械觸點，在觸點閉合和斷開時都會產生抖動，為避免抖動引起的誤動作造成系統的不穩定，就要求消除按鍵的抖動，確保按鍵每按一次只做一次響應。
絕大多數按鍵都是機械式開關結構，由于機械式開關的核心部件為彈性金屬簧片，因而在開關切換的瞬間會在接觸點出現來回彈跳的現象，雖然只是進行了一次按鍵，結果在按鍵信號穩定的前后出現了多個脈沖[9]。
如果將這樣的信號直接送給微處理器掃描采集的話，將可能把按鍵穩定前后出現的脈沖信號當做按鍵信號，這就出現人為的一次按鍵但微處理器以為多次按鍵的現象。
機械式按鍵的抖動次數、抖動時間、抖動波形都是隨機的，不同類型的按鍵其最長抖動時間也有差別，抖動時間的長短和按鍵的機械特征有關，一般為5~10ms，但是，有些按鍵的抖動時間可達到20ms，甚至更長。
在本設計初期完成后，下載程序測試時，撥動按鍵或者按下按鍵時顯示出現異常，這就需要加入按鍵消抖模塊。
按鍵消抖模塊一般有硬件和軟件兩種方式，硬件就是加入去抖動電路，這樣從根本上解決了按鍵抖動問題，除了專用電路以外，還可用編程FPGA或者CPLD設計相應的邏輯和時序電路，對按鍵信號進行處理，同樣可以達到去抖動的目的，本次設計中采用硬件模塊消抖動方式。
模塊的實現方法是先判斷是否有按鍵按下，如有按鍵按下則延時一段時間，待抖動過去之后再讀行線狀態，如果仍有低電平行線，則確定有按鍵按下，然后產生一個有按鍵按下的信號。
該模塊有一個時鐘輸入端口，輸入時鐘信號是分頻出來的1kHZ的時鐘；有一個輸入端口與按鍵端相連；一個輸出端口，用于輸出有按鍵按下的信號。
如圖2-6所示為消抖模塊符號圖。
圖2-6消抖模塊符號圖
本設計的按鍵消抖模塊內部電路相當于一個D觸發器，如圖2-7所示為消抖模塊RTL圖。
圖2-7消抖模塊RTL圖
該模塊在這里實現的比較簡單，原理是當有按鍵按下的時候，d會變成高電平，當有時鐘上升沿到來且按鍵按下時，q輸出高電平。
由于時鐘脈沖為1kHZ，故從有按鍵按下到輸入信號產生大概需要1ms。
而按鍵產生抖動的時間大約2ms到10ms，所以一旦計數完成，抖動已經過去，不會發生重鍵現象了，這樣就去除了抖動。
如圖2-8所示為按鍵消抖模塊波形仿真圖。
圖2-8消抖模塊波形仿真
2.5時鐘模塊設計
時鐘模塊是學校打鈴器最基本的模塊，主要實現基本計時、調時、調分功能，包括秒計數模塊、分計數模塊、時計數模塊和調時模塊。
2.5.1秒計數模塊
如圖2-9所示為秒計數模塊符號圖。
輸入端口clr是秒計數模塊的清零信號，也是整個數字中的使能信號，低電平有效；cp是秒脈沖輸入端口，外接分頻模塊頻率為1Hz的時鐘信號；輸出端口sqmsl[3..0]是秒時鐘的低位，sqmsh[3..0]是高位；co端口是進位輸出端口，當秒計數到59時輸出高電平，其它時候輸出低電平。
圖2-9秒計數模塊符號圖
如圖2-10、2-11所示分別為秒計數模塊RTL圖及波形仿真圖。
由圖可以看出，隨著1s時鐘脈沖上升沿的到來，每來一次秒計數的低位就產生一個脈沖，當計到9時變為0，秒計數的高位變為1，當低位為9，高位為5時，也就是計到59時，高、低位都變為0，且輸出co產生一個脈沖信號，由仿真圖可知滿足設計的要求。
圖2-10秒計數模塊RTL圖
圖2-11秒計數模塊波形仿真圖
2.5.2分計數模塊
如圖2-12、2-13所示為分計數模塊符號圖及RTL圖。
輸入端口clr是分計數模塊的清零信號，也是整個數字中的使能信號，低電平有效；clk是秒脈沖輸入端口輸出端口；min0[3..0]是分計時的低位，min1[3..0]是分計時的高位；co端口是進位輸出端口，接時計數的clk作為時鐘輸入，當秒計數到59時輸出高電平，其它時候輸出低電平。
圖2-12分計數模塊符號圖
圖2-13分計數模塊RTL圖
如圖2-14所示為分計數模塊波形仿真圖。
給clk一定時鐘信號之后，clr高電平清零無效，每次達到時鐘脈沖上升沿時，分計數低位min0計一個數，計到9時向高位進位，當計到59時，模塊進位輸出co產生一個脈沖信號，由仿真圖可知此模塊設計滿足設計要求。
圖2-14分計數模塊波形仿真圖
2.5.3時計數模塊
圖2-15時計數模塊符號圖
如圖2-15所示為時計數模塊符號圖。
輸入端口clr是時計數模塊的清零信號，也是整個數字中的使能信號，低電平有效；clk是秒脈沖輸入端口輸出端口；sl[3..0]是分計時的低位，sh[3..0]是分計時的高位。
圖2-16時計數模塊波形仿真圖
時計數模塊波形仿真圖如圖2-16所示。
clk接分計時模塊的僅為輸出，給定時鐘信號，clr高電平清零無效，每次達到時鐘脈沖上升沿時，時計數低位sl計一個數，計到9時向高位進位，當計到24時，高、低都變為零，計數重新開始，由仿真圖可知此模塊設計滿足設計要求。
2.5.4調時模塊
圖2-17調時模塊符號圖
如圖2-17所示為調時模塊符號圖。
本設計的調時模塊類似于二選一數據選擇器，輸入端口key是調時模塊的調時開關，當為高電平是輸出a的數據，當為低電平時輸出b的數據；a端接上一個計時模塊的進位輸出；b端接分頻器的輸出時鐘脈沖；c為模塊的輸出，作為計時模塊的輸入時鐘。
由此可知當key為低電平時可進行調時、調分。
圖2-18調時模塊波形仿真圖
如圖2-18所示為調時模塊波形仿真圖。
當key為低電平時，調時模塊輸出b的脈沖；當key為高電平時，輸出a的脈沖。
由此可知，本模塊滿足設計要求。
2.6鬧鐘模塊設計
圖2-19鬧鐘模塊總體設計框圖
如圖2-19所示為鬧鐘模塊總體設計框圖。
本模塊主要由定時模塊、比較模塊組成，另外還有正常計時時間和定時時間輸出選擇切換模塊，連接基本數字鐘模塊的時、分、秒輸出，以及定時時間的時、分輸出，另一端連接動態顯示模塊，通過外部按鍵來選擇基本時鐘或者是鬧鐘時間設定的顯示。
定時控制模塊有復位鍵、調時調分切換鍵、累加鍵，來設定鬧鐘時間。
2.6.1定時模塊
如圖2-20、2-21所示分別為定時模塊符號圖及RTL圖。
輸入端口reset是定時模塊的復位信號，也是整個打鈴器的使能信號，低電平有效；k1是鬧鐘時間設定時、分切換按鍵，高電平時對時進行調節，低電平時對分進行調節；up_key是調整鬧鐘時間的累加按鍵，另一端接按鍵消抖模塊，每按一次計數加一；Q_tmpma、Q_tmpmb、Q_tmpha、Q_tmphb分別為鬧鐘時間的分低位、分高位、時低位時高位。
圖2-20定時模塊符號圖
圖2-21定時模塊RTL圖
如圖2-22所示為定時模塊波形仿真圖。
當復位鍵為高電平、k1為低電平時，每按下一次up_key鬧鐘分低位就計一個數，計到9時向高位進一，當計到59時重新從0開始計數；當復位鍵為高電平、k1為高電平時，開始對時計數，up_key每來一個脈沖時低位就計一個數，計到9時變為0，高位進位，計到23時重新計數，由波形仿真克制此模塊滿足設計要求。
圖2-22定時模塊波形仿真圖
2.6.2比較模塊
如圖2-23所示為比較模塊設計框圖。
設計思路為：
將鬧鐘設定的時間與及時模塊的時間分別比較，即時高位、時低位、分高位、分低位分別進行比較，若時間相等，則輸出高電平，輸出信號與1Hz時鐘信號相與，獲得的信號接蜂鳴器，可實現時隔一秒報警一次，報警時長為一秒。
圖2-23比較模塊設計框圖
如圖2-24所示為比較模塊符號圖。
Clk0為比較模塊的時鐘，接200分頻器輸出的1Hz時鐘信號；QH_B[3..0]為時鐘的時高位，QH_A[3..0]為時鐘的時低位，QMB[3..0]為時鐘的分高位，QM_A[3..0]為時鐘的分低位；HARM_B[3..0]為鬧鐘時間的時高位，HARM_A[3..0]為鬧鐘時間的時低位，MARM_B[3..0]為鬧鐘時間的分高位，MARM_A[3..0]為鬧鐘時間的分低位；SPEAK為比較模塊的輸出，接報警時長設定模塊的輸入。
圖2-24比較模塊符號圖
如圖2-25所示為比較模塊波形仿真圖。
給clk0一定時鐘，設定鬧鐘時間時高位為1，時低位為2，分高位、分低位都為0，即鬧鐘時間為十二點整,；首先設定時鐘模塊的時高位設定為1，時低位為1，分高位為5，分低位為9，即十一點五十九分，再設定為十二點整；由波形仿真圖可知，當時鐘時間由十一點五十九分變為十二點整時，speak輸出時鐘波形，可知比較模塊的設計滿足要求。
圖2-25比較模塊波形仿真圖
2.7打鈴模塊設計
如表2-1所示為學校作息時間。
學校作息時間分為春季和夏季之分，上課下課時間共包括46個時間點，將此寫入程序中，當時鐘時間與這些時間相同時，輸出高電平修改學校智能打鈴系統，與時鐘信號相與，作為報警模塊的輸入。
表2-1學校作息時間
春季作息時間
夏季作息時間
上課
下課
上課
下課
上午
08:
30
09:
15
08:
30
09:
15
09:
15
10:
10
09:
15
10:
10
10:
20
11:
05
10:
20
11:
05
11:
15
12:
00
11:
15
12:
00
下午
13:
30
14:
15
14:
00
14:
45
14:
25
15:
10
14:
55
15:
40
15:
20
16:
05
15:
50
16:
35
16:
15
17:
00
16:
45
17:
30
晚上
18:
30
19:
15
19:
00
19:
45
19:
25
20:
10
19:
55
20:
40
20:
20
21:
05
20:
50
21:
35
22:
00
22:
00
圖2-26打鈴模塊設計框圖
如圖2-26所示為打鈴模塊設計框圖。
模塊包括作息選擇和時間比較部分，其設計思路為：
通過k3進行春夏作息時間選擇，將時鐘的時高位、時低位、分高位、分低位分別于表2.1中的打鈴時間數據進行比較，若相等，則Q_Y輸出高電平，否則輸出低電平。
圖2-27打鈴模塊符號圖
如圖2-27所示為打鈴模塊符號圖。
K3為切換春夏作息時間的按鍵，當K3為高電平時選擇春季作息時間，方為低電平時選擇夏季作息時間；Q_HB[3..0]接時鐘時間的時高位，Q_HA[3..0]接時鐘時間的時低位，Q_MB[3..0]接時鐘時間的分高位，Q_MA[3..0]接時鐘時間的時低位；Q_Y為打鈴模塊的輸出，接報警模塊的輸入。
圖2-28打鈴模塊波形仿真圖
如圖2-28所示為打鈴模塊波形仿真圖。
可以看出：
當K3為高電平時，選擇春季作息時間，當時鐘時間由八點二十九分跳變為八點三十分時，Q_Y由低電平變為高電平，此為春季作息時間上午的的八點三十分；當K3為低電平時，選擇夏季作息時間，當時鐘時間由八點二十九分跳變為八點三十分時，Q_Y由低電平變為高電平，此為夏季作息時間上午的八點三十分；當K3為高電平時，選擇春季作息時間，當時鐘時間由十三點二十九分