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    基于的兩種數(shù)字頻率計(jì)的設(shè)計(jì)與比較168福建電腦2008基于的兩種數(shù)字頻率計(jì)的設(shè)計(jì)與比較(泉州師范學(xué)院理工學(xué)院福建泉州)【摘要】:文中提出了基于的兩種數(shù)字頻率計(jì)的設(shè)計(jì)與比較,分別采用原理圖輸入和VHDL文本輸入兩種設(shè)計(jì)方法,給出設(shè)計(jì)的部分代碼,在上對(duì)設(shè)計(jì)進(jìn)行全程編譯和仿真,并在公司的FPGA器件—3上進(jìn)行硬件下栽驗(yàn)證,最后對(duì)兩種設(shè)計(jì)進(jìn)行比較,發(fā)現(xiàn)兩種設(shè)計(jì)方法切實(shí)可行。【關(guān)鍵詞】:;數(shù)字頻率計(jì);VHDL語(yǔ)言:EDAO,引言數(shù)字頻率計(jì)是電子設(shè)計(jì),儀器儀表,資源勘測(cè)等應(yīng)用領(lǐng)域不可缺少的測(cè)量?jī)x器,不少物理量的測(cè)量,如振動(dòng),轉(zhuǎn)速等的測(cè)量都涉及到或可以轉(zhuǎn)化為頻率的測(cè)量。傳統(tǒng)的數(shù)字頻率計(jì)一般由分立元件組合而成,其測(cè)量范圍,測(cè)量精度和測(cè)量速度均受到較大的限制。單片機(jī)的發(fā)展與應(yīng)用改善了這種情況[1_3】。但由于單片機(jī)本身也受到工作頻率及內(nèi)部計(jì)數(shù)器位數(shù)等因素的限制。所以無(wú)法在此領(lǐng)域取得突破性的進(jìn)展。隨著大規(guī)模可編程邏輯器件技術(shù)的發(fā)展,能夠?qū)⒋罅康倪壿嫻δ芗捎趩蝹€(gè)芯片中。根據(jù)不同的需要所提供的邏輯門數(shù)目可以從幾百至上百萬(wàn)之多。

    從根本上解決了單片機(jī)的先天性限制問題。在基準(zhǔn)頻率及精度等外部條件的允許下,根據(jù)不同場(chǎng)合的精度要求。對(duì)硬件描述語(yǔ)言作進(jìn)一步的改動(dòng),可以較容易的使系統(tǒng)在性能上得到升級(jí)。從而降低系統(tǒng)的整體造價(jià)是Ahera公司推出的~款功能強(qiáng)大,兼容性最好的EDA工具軟件。該軟件界面友好,使用便捷,功能強(qiáng)大。是一個(gè)完全集成化的可編程邏輯設(shè)計(jì)環(huán)境,具有開放性,與結(jié)構(gòu)無(wú)關(guān),多平臺(tái),完全集成化,豐富的設(shè)計(jì)庫(kù),模塊化工具,支持多種硬件描述語(yǔ)言及有多種高級(jí)編程語(yǔ)言接口等特點(diǎn)f4]。支持原理圖輸入與VHDL輸入混合設(shè)計(jì)。可以將VHDL設(shè)計(jì)文件包裝成元件,通過原理圖方式被調(diào)用。為設(shè)計(jì)者提供了極大的方便[4]。文中在Qu~usII開發(fā)環(huán)境下。運(yùn)用原理圖輸入和VHDL輸入兩種設(shè)計(jì)方法對(duì)數(shù)字頻率計(jì)進(jìn)行設(shè)計(jì)。對(duì)兩種設(shè)計(jì)分別在Quat~II上進(jìn)行全程編譯和仿真。并通過GW48系列EDA驗(yàn)開發(fā)系統(tǒng)在公司的FPGA器件EP1K3呲l44—3進(jìn)行硬件下載驗(yàn)證,最后對(duì)兩種設(shè)計(jì)方法進(jìn)行比較。l,系統(tǒng)功能及分析設(shè)計(jì)~數(shù)字頻率計(jì),測(cè)量范圍lHz~,四位數(shù)碼管顯示測(cè)量值,能實(shí)現(xiàn)自動(dòng)測(cè)頻,并留有擴(kuò)大測(cè)量范圍的接口。

    基于quartus的簡(jiǎn)易數(shù)字頻率計(jì)_簡(jiǎn)易數(shù)字頻率及設(shè)計(jì)方案_基于quartus的簡(jiǎn)易數(shù)字頻率計(jì)

    般數(shù)字頻率計(jì)系統(tǒng)應(yīng)包括輸入整形電路,核心控制電路(FPGA模塊)和輸出顯示電路,如圖l所示。被測(cè)信號(hào)經(jīng)過輸入整形電路生成方波輸入到FPGA模塊中進(jìn)行計(jì)數(shù)處理。FPGA的計(jì)數(shù)模塊根據(jù)所提供方波的上升沿或下降沿進(jìn)行計(jì)數(shù)。計(jì)數(shù)時(shí)間則由時(shí)間控制模塊決定。可以根據(jù)頻率所處的范圍來(lái)決定檔位。然后將計(jì)數(shù)的結(jié)果輸出給顯示電路,通過靜態(tài)或動(dòng)態(tài)掃描方式,在數(shù)碼管上顯示所測(cè)頻率的大小。文中所采用的GW48列EDA實(shí)驗(yàn)開發(fā)系統(tǒng)含有較豐富的外圍資源。可以充分利用其上所提供的各種時(shí)鐘信號(hào)和輸出數(shù)碼管顯示模塊等外圍資源。于是本文設(shè)計(jì)的重點(diǎn)就是核心控制電路模塊。核心控制電路模塊由三大部分組成:時(shí)間控制模塊主要用來(lái)產(chǎn)生自動(dòng)測(cè)頻所需的計(jì)數(shù),鎖存和清零信號(hào):計(jì)數(shù)模塊是在計(jì)數(shù)允許信號(hào)有效的條件下基于quartus的簡(jiǎn)易數(shù)字頻率計(jì),對(duì)經(jīng)過整形后的方波信號(hào)進(jìn)行計(jì)數(shù)。般計(jì)數(shù)允許時(shí)問是lS。計(jì)數(shù)的結(jié)果直接反映信號(hào)的頻率大小,如果對(duì)測(cè)頻的反應(yīng)速度有所要求。可以合理控制計(jì)數(shù)允許時(shí)間,再對(duì)計(jì)數(shù)結(jié)果進(jìn)行相應(yīng)的數(shù)學(xué)運(yùn)算后再輸出到顯示模塊:顯示模塊主要為輸出顯示電路提供穩(wěn)定的顯示數(shù)據(jù)。保證數(shù)碼管不會(huì)由于周期性的清零信號(hào)而出現(xiàn)不斷的閃爍的現(xiàn)象2,原理圖輸入設(shè)計(jì)方法,2。1頂層原理框圖在進(jìn)行層次化設(shè)計(jì)的頂層原理框圖如圖20F-可以發(fā)現(xiàn)其中包含了數(shù)字頻率計(jì)核心控制電路的三個(gè)部分:CTRO模塊產(chǎn)生自動(dòng)測(cè)頻所需的計(jì)數(shù)信號(hào)CNT,鎖_EN存信號(hào)L0CK及清零信號(hào)CLR:計(jì)數(shù)模塊對(duì)經(jīng)輸入整形電路產(chǎn)生的FIN信號(hào)進(jìn)行計(jì)數(shù)。

    簡(jiǎn)易數(shù)字頻率及設(shè)計(jì)方案_基于quartus的簡(jiǎn)易數(shù)字頻率計(jì)_基于quartus的簡(jiǎn)易數(shù)字頻率計(jì)

    所需的計(jì)數(shù)允許信號(hào)及清零信號(hào)來(lái)自CTRO模塊。每個(gè)模塊可以進(jìn)行兩位十進(jìn)制測(cè)頻。為達(dá)到四位測(cè)頻,采用串行進(jìn)位的方式,第二個(gè)模塊的進(jìn)位輸出COUT作為整個(gè)數(shù)字頻率計(jì)的溢出信號(hào)。為擴(kuò)展成六位,八位甚至更大測(cè)頻范圍預(yù)留接口;模塊實(shí)現(xiàn)BCD碼至LED七段譯碼功能及數(shù)據(jù)防抖處理。其輸入是CON。TER模塊的計(jì)數(shù)結(jié)果及CTRO模塊的LOCK信號(hào)。輸出接LED數(shù)碼管。2。2設(shè)計(jì)代碼及仿真由于篇幅的關(guān)系。CTRO模塊,模塊及模塊的底層原理圖略去。CTRO模塊由4位二進(jìn)制計(jì)數(shù)器7493,譯碼器74138及兩個(gè)RS觸發(fā)器構(gòu)成。模塊由一個(gè)雙十進(jìn)制計(jì)數(shù)器74390及一些邏輯門構(gòu)成。模塊由一片七段BCD譯碼器74248構(gòu)成。通過時(shí)序仿真發(fā)現(xiàn)這些模塊均能實(shí)現(xiàn)既定的功能。期福建電腦169當(dāng)輸入信號(hào)FIN的頻率為。基準(zhǔn)時(shí)鐘信號(hào)。CTRO模塊產(chǎn)生的計(jì)數(shù)允許信號(hào)的脈寬為1秒,對(duì)頂層設(shè)計(jì)文件進(jìn)行時(shí)序仿真。仿真波形如圖3。從圖3可以發(fā)現(xiàn)仿真所得到的輸出是。結(jié)果是完全正確的。3,VHDL文本輸入設(shè)計(jì)方法3。

    基于quartus的簡(jiǎn)易數(shù)字頻率計(jì)_簡(jiǎn)易數(shù)字頻率及設(shè)計(jì)方案_基于quartus的簡(jiǎn)易數(shù)字頻率計(jì)

    1頂層VHDL設(shè)計(jì)文件框圖在開發(fā)環(huán)境下,編寫時(shí)間控制模塊TEST-C11L,計(jì)數(shù)模塊CNT10和顯示控制模塊REG16的VHDL代碼。并利用VHDL語(yǔ)言中的元件例化語(yǔ)句。按照?qǐng)D4中各個(gè)模塊的連接情況編寫頂層設(shè)計(jì)文件的代碼,其中進(jìn)位輸出CARRY為整個(gè)數(shù)字頻率計(jì)的溢出信號(hào)。為擴(kuò)大測(cè)頻范圍預(yù)留接口。圖4VHDL文本輸入設(shè)計(jì)的頂層文件框圖3。2設(shè)計(jì)代碼及仿真由于篇幅的關(guān)系,TEST—C11L模塊,CNT10模塊及REG16模塊的VHDL代碼略去。其中模塊產(chǎn)生0。5Hz秒。故計(jì)數(shù)的結(jié)果直接顯示被測(cè)信號(hào)的頻率。本設(shè)計(jì)直接將信號(hào)取反后作為鎖存信號(hào)LOAD:REGI6模塊是16位的寄存器。對(duì)四個(gè)CNT10模塊產(chǎn)生的四組信號(hào)進(jìn)行鎖存。使數(shù)碼管顯示的數(shù)據(jù)穩(wěn)定。不會(huì)由于周期性的清零信號(hào)而不斷的閃爍。最后對(duì)采用VHDL文本輸入設(shè)計(jì)的數(shù)字頻率計(jì)進(jìn)行全程編譯和仿真,當(dāng)輸入信號(hào)F-lN的頻率為時(shí),得到仿真波形如圖5。從圖5可以發(fā)現(xiàn)仿真結(jié)果也是正確的。圖5VHDL文本輸入設(shè)計(jì)的仿真波形4,兩種設(shè)計(jì)方法的比較將以上通過原理圖輸入和VHDL文本輸入兩種方法設(shè)計(jì)的數(shù)字頻率計(jì)在GW48系列EDA實(shí)驗(yàn)開發(fā)系統(tǒng)上進(jìn)行硬件下載驗(yàn)證,選用的FPGA器件是公司系列的---3,下載模式為JTAG模式。

    簡(jiǎn)易數(shù)字頻率及設(shè)計(jì)方案_基于quartus的簡(jiǎn)易數(shù)字頻率計(jì)_基于quartus的簡(jiǎn)易數(shù)字頻率計(jì)

    經(jīng)硬件下載驗(yàn)證。發(fā)現(xiàn)兩種方法設(shè)計(jì)的數(shù)字頻率計(jì)均能正確的對(duì)輸入信號(hào)進(jìn)行測(cè)頻。且數(shù)據(jù)顯示穩(wěn)定無(wú)閃爍,若將溢出接口接一指示燈,當(dāng)超出測(cè)量范圍時(shí)。指示燈會(huì)閃爍。 在本文中采用原理圖輸入方法設(shè)計(jì)的數(shù)字頻率計(jì)共需要4 個(gè)BDF 文件。設(shè)計(jì)者不必學(xué)習(xí)新的知識(shí),如硬件描述語(yǔ)言。因其 設(shè)計(jì)方式與傳統(tǒng)的電子設(shè)計(jì)方式是一樣的。又由于其設(shè)計(jì)方式 接近于底層電路布局,因此易于控制邏輯資源的耗用。采用 VHDL 文本輸入方法設(shè)計(jì)的數(shù)字頻率計(jì)亦需要4 個(gè)VHD 文件基于quartus的簡(jiǎn)易數(shù)字頻率計(jì), 它可以充分利用VHDL 語(yǔ)言的電路描述和建模能力。不必深入 了解硬件情況。簡(jiǎn)化硬件設(shè)計(jì)任務(wù)。提高設(shè)計(jì)效率和可靠性,若 編寫得當(dāng)。可以較有效的節(jié)省可編程邏輯器件的資源。 在 開發(fā)平臺(tái)上。對(duì)兩種方法設(shè)計(jì)的數(shù)字頻率計(jì)分 別進(jìn)行全程編譯。并對(duì)兩種設(shè)計(jì)部分的編譯結(jié)果進(jìn)行比較如下: 選用相同系列相同型號(hào)的目標(biāo)芯片。原理圖輸入設(shè)計(jì)的輸入輸 出端口為31(占總端口數(shù)的30%),VHDL 文本輸入設(shè)計(jì)的輸入 輸出端口為19(占總端口數(shù)的18%),由于兩種設(shè)計(jì)在GW48 列EDA實(shí)驗(yàn)開發(fā)系統(tǒng)上選擇不同的電路模式進(jìn)行硬件仿真。故 所需的I/O 口可以不同:兩種設(shè)計(jì)均沒有占用芯片內(nèi)部存儲(chǔ)位; 原理圖輸入設(shè)計(jì)方法耗用的邏輯陣列塊為80 個(gè)(占邏輯陣列塊 總數(shù)的4。

    簡(jiǎn)易數(shù)字頻率及設(shè)計(jì)方案_基于quartus的簡(jiǎn)易數(shù)字頻率計(jì)_基于quartus的簡(jiǎn)易數(shù)字頻率計(jì)

    5%)。VHDL 文本輸入設(shè)計(jì)方法耗用的邏輯陣列塊為 46 個(gè)(占邏輯陣列塊總數(shù)的2。5%)。可見采用VHDL 文本輸入設(shè) 計(jì)方法耗用芯片的資源比較少。當(dāng)系統(tǒng)規(guī)模較大時(shí)。這種節(jié)省資 源的優(yōu)勢(shì)將更明顯。 由于兩種設(shè)計(jì)方案均能達(dá)到正確測(cè)頻的要求。且目前一般 的PLD 器件內(nèi)部資源均能滿足數(shù)字頻率計(jì)設(shè)計(jì)的需要。故在應(yīng) 用上兩種方法都可行。如果從耗用資源的角度考慮。則應(yīng)優(yōu)先采 用第二種設(shè)計(jì)方法。 5,結(jié)語(yǔ) 基于開發(fā)環(huán)境,運(yùn)用原理圖輸入設(shè)計(jì)和VHDL 文本輸入設(shè)計(jì)兩種方法設(shè)計(jì)數(shù)字頻率計(jì)。在GW48 系列EDA 驗(yàn)開發(fā)系統(tǒng)中進(jìn)行硬件下載驗(yàn)證。發(fā)現(xiàn)兩種設(shè)計(jì)方法切實(shí)可行。文中給出了兩種設(shè)計(jì)頂層設(shè)計(jì)文件的框圖和部分波形仿真圖。 最后對(duì)兩種設(shè)計(jì)進(jìn)行比較。可以為采用PLD 器件來(lái)設(shè)計(jì)數(shù)字頻 率計(jì)提供參考 參考文獻(xiàn): 1。林曉煥,林剛。基于VHDL 語(yǔ)言的數(shù)字頻率計(jì)設(shè)計(jì)U]。西安工程科技學(xué) 報(bào),2005,19(3):321—324。 2。張新安。基于單片機(jī)控制的高性能數(shù)字頻率合成囂的設(shè)計(jì)【I]|湖南科 技學(xué)院,2007,28(9】:25-28。 3。倪淑艷。李曉波。于涵。單片機(jī) 在數(shù)字鎖相式頻率合成器中 的應(yīng)用U]。

    現(xiàn)代電子技術(shù),2006,(8):19-21。 4。潘松,黃繼業(yè)編著。EDA 技術(shù)實(shí)用教程(第三版)[M]。科學(xué)出版社 20O6 (上接第198 養(yǎng)學(xué)生的創(chuàng)新意識(shí)和創(chuàng)新能力,并組織學(xué)生參加全國(guó)大學(xué)生電子大賽,數(shù)學(xué)建模大賽,齊魯軟件大賽等大型賽事。建立了軟件 綜合設(shè)計(jì)實(shí)驗(yàn)室,數(shù)字媒體創(chuàng)新實(shí)驗(yàn)室,數(shù)學(xué)建模實(shí)驗(yàn)室,電子 設(shè)計(jì)與創(chuàng)新實(shí)驗(yàn)室等開放性實(shí)驗(yàn)室:同時(shí)安排有經(jīng)驗(yàn)的骨干教 師,針對(duì)各項(xiàng)大賽進(jìn)行輔導(dǎo),并注重學(xué)生之間的傳幫帶作用最 終在學(xué)生中掀起了科技創(chuàng)新的良好學(xué)風(fēng)。學(xué)生實(shí)踐能力逐年穩(wěn) 步提高。 4。總結(jié) 總之,社會(huì)發(fā)展和經(jīng)濟(jì)建設(shè)需要適應(yīng)型,應(yīng)用型,創(chuàng)新型人 才,提高人才的實(shí)踐能力,保證學(xué)校培養(yǎng)出有用,合格的人才。加 強(qiáng)實(shí)踐教學(xué)環(huán)節(jié)至關(guān)重要。計(jì)算機(jī)專業(yè)應(yīng)不斷加強(qiáng)實(shí)踐教學(xué)體 系建設(shè),建立分層次,多模塊的實(shí)驗(yàn)教學(xué)體系。提高學(xué)生綜合索 質(zhì),確保人才培養(yǎng)質(zhì)量。同時(shí),實(shí)踐教學(xué)體系的構(gòu)建,必須有相 應(yīng)的課程體系作保障,應(yīng)積極開展課程結(jié)構(gòu)改革,改變單一,落 后的學(xué)科型課程模式,代之以能力為本位的模塊課程。將提高學(xué) 生實(shí)踐能力和全面素質(zhì)系統(tǒng)地貫穿于教學(xué)過程中。 參考文獻(xiàn): 1。董維佳。高職院校實(shí)踐教學(xué)多元拓展的理性思考1。黑龍江高教研究。 2~7(11):169-171。 2。尹德成,張森。對(duì)高職院校實(shí)踐教學(xué)建設(shè)的幾點(diǎn)思考1。中國(guó)成人教 育。2007(20):79-80。 3。李元元,李正,徐向民。改革實(shí)踐教學(xué)模式培養(yǎng)創(chuàng)新型工程人才】。中 國(guó)高等教育。2006(23):31—33。

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