2-1】基本雙穩態電路
將兩個非門G1和G2接成如圖5.1.1所示的交叉耦合形式，則構成最基本的雙穩態電路。
從圖5.1.1所示電路的邏輯關系可知，若Q=0，經非門G2反相，則Qˉ=1。Qˉ反饋到G1輸入端，又保證了Q=0。
由于兩個非門首尾相接的邏輯鎖定，因而電路能自行保持在Q=0、Qˉ=1的狀態，形成第一種穩定狀態。反之，若Q=1，Qˉ=0，則形成第二種穩定狀態。在兩種穩定狀態中，輸出端Q和Qˉ總是邏輯互補的。可以定義Q=0為整個電路的0狀態，Q=1則是1狀態。
電路進入其中任意一種邏輯狀態都能長期保持下去，并可以通過Q端電平檢測出來，因此，它具有存儲1位二進制數據的功能。
像圖5.1.1所示電路這樣，具有0、1兩種邏輯狀態，一旦進入其中一種狀態，就能長期保持不變的單元電路，稱為雙穩態存儲電路，簡稱【雙穩態】電路。本節所討論的鎖存器即屬于雙穩態電路。
可以看出，圖5.1.1 所示雙穩態電路的功能極不完備。在接通電源后，它可能【隨機進入】0狀態或1狀態，因為沒有控制機構，所以也無法在運行中改變和控制它的狀態，從而【不能作為】存儲電路使用。
但是，該電路是各種鎖存器、觸發器等存儲單元的【基礎】。
【2-2】SR鎖存器
鎖存器（Latch）是一種對【脈沖電平敏感】的雙穩態電路，它具有0和1兩個穩定狀態，一旦狀態被確定，就能自行保持，直到有外部特定輸入脈沖電平作用在電路一定位置時，才有可能改變狀態。這種特性可以用于置入和存儲1位二進制數據。
常見的SR鎖存器可分為以下幾種
1、基本SR鎖存器（或非門）
2、基本SR鎖存器（與非門）
3、門控SR鎖存器（普通門）
4、門控SR鎖存器（CMOS門）
——1）基本SR鎖存器（或非門）
將圖5.1.1中雙穩態電路的非門換成或非門，則構成圖5.2.1（a）所示的基本 SR 鎖存器。
它是一種具有最簡單控制功能的雙穩態電路。圖中，S和R是兩個輸入端，Q和Qˉ是兩個輸出端。
定義Q=0且Qˉ=1為整個鎖存器的0狀態，Q=1且Qˉ=0則是鎖存器的1狀態。
下面根據、S、R的4種輸入狀態組合來分析它的工作原理。
由上述分析可得基本SR鎖存器的功能表，如表5.2.1所示。表中的4行內容分別對應于上面四種輸入輸出狀態。
圖5.2.1（b）所示為基本SR鎖存器的邏輯符號，S和R分別為置位端和復位端，Q和Qˉ為互補的兩個輸出端，其中Qˉ輸出鎖存器的非狀態，所以用小圓圈示之。
這樣，不通過圖5.2.1（a）的邏輯門電路，僅從抽象的邏輯符號也可以理解基本SR鎖存器各輸入、輸出信號之間的邏輯關系。
基本SR鎖存器的數據保持、置0和置1功能，是一個可實際應用的存儲單元最基本的邏輯功能。基本 SR鎖存器的典型工作波形如圖5.2.2所示。
——2）基本SR鎖存器（與非門）
基本SR鎖存器也可以用與非門構成，其邏輯原理圖和邏輯符號如圖5.2.5所示。
圖5.2.5 （a）中的兩個與非門是用其等效符號表示的（aˉ+bˉ=abˉ），由圖可分析出當、S、R為不同輸入狀態組合時鎖存器的狀態，如表5.2.2所示。
注意：此處S與R均為“低有效”
當輸入為Sˉ=Rˉ=0時，Q=1、Qˉ=1，該鎖存器處于非定義狀態，因此工作時應當受到Sˉ+Rˉ=SRˉ=1的條件約束，即同樣應遵守SR=0的約束條件。
與前述或非門構成的基本SR鎖存器不同，這種鎖存器的輸入信號Sˉ和Rˉ以邏輯0作為有效作用信號3輸入與門邏輯圖，因而在圖5.2.5（b）所示邏輯符號中，在輸入端用小圓圈表示。
為了區別，這種鎖存器有時也稱為基本SR鎖存器。
——3）門控SR鎖存器（普通門）
前面所討論的基本SR鎖存器的輸出狀態是由輸入信號S或R直接控制的，而圖5.2.8（a）所示電路在基本SR鎖存器輸入端增加了一對邏輯門G3、G4，用使能信號E控制鎖存器在某一指定時刻3輸入與門邏輯圖，根據、S、R輸入信號確定輸出狀態。
這種鎖存器稱為門控SR鎖存器。通過控制E端電平，可以實現多個鎖存器【同步】的數據鎖存。
從圖5.2.8（a）可以看出，當E=0時，Q3=Q4=0，、S、R端的邏輯狀態不會影響到鎖存器的狀態；當E=1時，、S、R端的信號被傳送到基本SR鎖存器的輸入端，從而可確定Q和Qˉ端的狀態，其功能與表5.2.1一致。
若E=1時輸入信號S=R=1，則Q=Qˉ=0，鎖存器將處于非定義的邏輯狀態。當E恢復為0時，由于Q3、Q4同時回到0，將不能確定鎖存器的狀態。
因此，應用這種鎖存器必須更嚴格地遵守SR=0的約束條件。由于約束條件造成的應用限制，因而很少有獨立的門控SR鎖存器產品。但是，在許多中、大規模集成電路中時常應用這種鎖存器，或用它構成觸發器或存儲器。所以，SR鎖存器仍是重要的基本邏輯單元。
圖5.2.8（b）所示是門控SR鎖存器的邏輯符號。其方框內用C1和1R、1S表達內部邏輯之間的關聯關系。
C表示這種關聯屬于控制類型，其后綴用標識序號"1"表示該輸入的邏輯狀態對所有以"1"作為前綴的輸入起控制作用。這里因置位和復位輸入均受C1的控制，故S和R之前分別以標識序號"1"作為前綴。圖5.2.8（b）中所示的兩個輸出端Q和Qˉ其意義與圖5.2.1（b）所示基本SR鎖存器相同。
——4）門控SR鎖存器（CMOS門）
圖5.2.10 所示是一種CMOS集成電路中常用的門控SR鎖存器晶體管級電路。
它僅用6個NMOS管和兩個PMOS管便實現了圖5.2.8（a）所示的兩個與門和兩個或非門的邏輯功能，而沒有使用標準CMOS門電路，從而省卻了一些PMOS晶體管。
由于一般CMOS與或非門中的PMOS管占據芯片的面積遠大于相應的NMOS管，所以圖5.2.10所示電路的簡化有效縮小了鎖存器在集成電路芯片中所占的空間。
在正常邏輯狀態下，該電路只在狀態轉換瞬間存在一定的工作電流，靜態功耗極微。但需要注意，如果在E=1的同時S=R=1，則T1～T3和T5～T7均處于導通狀態，將使電路功耗劇增。因此，在集成電路結構設計時就必須考慮到嚴格遵守SR=0的約束條件，保證在任何時候都不出現S=R=1的情況。
【2-3】D鎖存器
與SR鎖存器不同，D鎖存器在工作中不存在非定義狀態，因而得到廣泛應用。
目前，CMOS集成電路主要采用傳輸門控D鎖存器和邏輯門控D鎖存器兩種電路結構形式，特別是前者電路結構簡單、在芯片中占用面積小而更受青睞。
——1）傳輸門控 D鎖存器
在圖5.1.1的雙穩態電路中插入兩個傳輸門TG1和TG2，則可構成如圖5.3.1（a）所示的傳輸門控D鎖存器，圖5.3.1（b）所示是它的邏輯符號。
鎖存器有兩個輸入端∶使能端E和數據輸入端D。
當E=1時，Cˉ=0，C=1，TG1導通，TG2斷開，如圖5.3.2（a）所示。
輸入數據D經G1、G2兩個非門，使Q=D，Qˉ=Dˉ。顯然，這時Q端跟隨輸入信號D的變化。
當E=0時，Cˉ=1，C=0，TG1斷開，TG2導通，如圖5.3.2（b）所示，其原理與圖5.1.1所示雙穩態電路相同。
由于G1、G2輸入端存在的分布電容對邏輯電平有暫短的保持作用、在兩個傳輸門狀態轉換瞬間并不影響電路的輸出狀態。之后，電路將被鎖定在E信號由1變0前瞬間D信號所確定的狀態，在E=0的條件下可保持鎖存器狀態不變，使1位二進制數據得以存儲。
表5.3.1概括了D鎖存器的功能。由于這種鎖存器在E=1時Q端可跟隨D端的邏輯狀態變化，故又稱為透明鎖存器。
——2）邏輯門控D鎖存器
圖5.3.3所示為邏輯門控D鎖存器的邏輯電路，它在門控SR鎖存器的S和R輸入端之間連接了一個非門G5，從而保證了SR=0的約束條件，消除了可能出現的非定義狀態。
邏輯門控D鎖存器的原理分析如下：
由上述分析可知，圖 5.3.3 所示電路的邏輯功能與表5.3.1描述的一致。
又由于它的邏輯功能與傳輸門控D鎖存器完全相同，所以邏輯符號亦相同。
——3）74HC/（8D鎖存器）
圖5.3.5為中規模集成的CMOS八D鎖存器74HC/的內部邏輯圖，其核心電路是8個如圖5.3.1（a）所示的傳輸門控D鎖存器。
8個鎖存器共用同一對互補的傳輸門控制信號C和Cˉ，這對信號又由鎖存使能信號LE所驅動。
當LE為高電平時，允許各D鎖存器的輸出跟隨相應輸入信號的變化；LE為低電平時則保持狀態不變。
8個D鎖存器輸出端都帶有【三態門】，當輸出三態門使能信號OEˉ為低電平時，三態門有效，輸出鎖存的信號；當OEˉ為高電平時，輸出處于高阻狀態。
這種三態輸出電路，一方面提高了對負載的驅動能力，在鎖存器與輸出負載之間起到隔離作用，避免因負載變化而影響鎖存器的動態特性；更重要的是使74HC/可以方便地應用于微處理機或計算機的總線傳輸電路。
根據LE和OEˉ的不同邏輯電平，74HC/可分為三種工作模式∶
①使能和讀鎖存器 （傳送模式）
②鎖存和讀鎖存器
③禁止輸出
表5.3.2 所示為其功能表。
【2-4】鎖存器的動態特性 ——1）基本SR鎖存器的動態特性
此前的討論僅考慮了電路的邏輯關系，沒有涉及門電路輸出信號對輸入信號的【時間延遲】，即電路的【動態特性】，而構成圖5.2.1（a）所示電路的兩個或非門在工作時都存在一定的【傳輸延遲】。
當輸入信號S或R變為高電平后，輸出信號Q或Qˉ需要經過一定延遲才會產生變化。
這種延遲有時會影響到被其驅動的后續電路的動作，可能造成錯誤的邏輯輸出或出現工作不穩定的情況。 此外，為保證鎖存器狀態可靠轉換，對輸入信號也需要有一定的時間要求。
定時圖是表達時序電路動態特性的工具之一，它表達了電路動作過程中，輸出對輸入信號響應的延遲時間，以及對各輸入信號的時間要求。圖5.2.4是基本SR鎖存器的定時圖。
圖中，脈沖信號的上升沿和下降沿均用斜線表達，表示存在一定的上升時間和下降時間，脈沖沿的【基準時間】定位在上升沿和下降沿的 50%。
傳輸延遲時間tpLH和tpHL
如圖5.2.4所示，當置1信號S上升為高電平時，需要一定的傳輸延遲時間tpLH之后，Q端才轉換為高電平。同樣，置0信號R作用于電路，Q端電平也經一定的傳輸延遲時間tpHL才變化為0。Qˉ端的變化相對于輸入信號S或R的變化也存在一定的傳輸延遲。
這里，把tpLH和tpHL定義為基本SR鎖存器的傳輸延遲時間。對于具體電路，由于信號通過的路徑不同，tpLH和tpHL一般不完全相等。
脈沖寬度tw
基本SR鎖存器工作時，必須保證S和R的高電平脈沖寬度不小于某一最小值tw。
例如，圖5.2.4中的tw1和tw2均滿足要求，從而電路能可靠地實現翻轉。如果加在S或R端的脈沖寬度過窄，如圖5.2.4所示寬度為tw3的【窄脈沖】，在Q端電壓尚未越過邏輯閾值電平時，S端的高電平就被撤除，電路可能又回到原來的狀態，或者使Q的最終狀態不能確定。
所以基本SR鎖存器應用中要求輸入信號S和R的脈沖寬度必須不小于一個最低限值tw，才能保證在S或R脈沖作用之后有確定的狀態。
——2）D鎖存器的動態特性
圖5.3.8所示是D鎖存器的定時圖，對于傳輸門控和邏輯門控兩種電路結構的D鎖存器都是適用的，只是具體參數值有所差異。下面對各參數進行說明。
（1）傳輸延遲時間tpd
tpd是輸出信號對輸入信號的響應延遲時間，對于D鎖存器則是指D信號和E信號共同作用后，Q（或Qˉ）端響應的延遲時間。
圖5.3.8中所示tpLH(D?Q)是輸出Q從低電平到高電平對D信號的延遲時間，tpHL(E?Q)則是Q從高電平到低電平對E信號的延遲時間。
根據不同的輸入狀態，還存在圖中沒有顯示的tpLH(E?Q)和tpHL(D?Q)。對于CMOS集成電路，因為輸出信號對各輸入信號的延遲相差不多，有時統一以tpHL和tpLH表達，更經常的是取平均傳輸延遲時間∶
（2）建立時間tSU
信號D的邏輯電平必須在使能信號E下降沿到來之前建立起來，才能保證正確地鎖存。
tSU表示D信號對E下降沿的最少時間提前量。
（3）保持時間tH
在E電平下降后，D信號不允許立即撤除，否則不能確保數據的鎖存。
tH表示D信號電平在E電平下降后需要繼續保持的最少時間。
（4）脈沖寬度tw
為保證D信號正確傳送到Q和Qˉ，要求E信號的脈沖寬度不小于tw。
上述tSU、tH和tw是對輸入信號的時間要求。如果電路運行中達不到要求，則會分別出現如圖5.3.9所示的情況，可能導致D鎖存器不確定的邏輯輸出。
（a）tSU表示D信號對E下降沿的最少時間提前量。此處tSU′
（b）tH表示D信號電平在E電平下降后需要繼續保持的最少時間。此處tH′
（c）為保證D信號正確傳送到Q和Qˉ，要求E信號的脈沖寬度不小于tw。此處tw′