1、硬件設計
1.1、信號輸出設計
DAC輸出的頻率為6G的差分交流耦合的方式，所以后級連接了一個巴倫，將差分轉為單端，最后通過SMP頭輸送至外部。
信號輸出
1.2、時鐘輸入設計
DAC的時鐘輸入是有外部直接提供（大小為6G），在輸入的前級通過-R7時鐘扇出4路提供給4片DAC。的功能框圖如下圖所示：
功能框圖
扇出的時鐘是差分時鐘，通過交流耦合的方式進入到DAC的差分輸入管教，匹配電路如下圖所示：
DAC時鐘輸入
注：在實際測試階段，選用外部信號源提供1.5G作為時鐘輸入，所以在啟用鎖相環功能，將1.5G倍頻至6G。
1.3、和設計
在協議中，用來實現傳輸確定性時延（其作用會在工作模式定義中介紹）。該信號由產生，其電平標準為LVDS、頻率大小為7.8125M，參照公式如下：
=/(R\times D)
其中，R和D均為整數，本設計中R=128、D=6。
側的（前級）
DAC側的（后級）
其中，同時向4片DAC和FPGA提供時鐘。
1.4、SYNC輸出設計
由于是DAC，所以同步信號由DAC向FAPG發送。當SYNC拉高時8255的a口工作在方式1輸入時，表示FPGA和DAC之間link上。按照協議規定，SYNC必須為直流耦合，該信號接入至FPGA的普通IO引腳上。
DAC側SYNC信號
1.5、CML輸入設計
DAC芯片的數據通過CML接口輸出，共8對CML信號（實際上并未全部使用）。實現數據的接收需要使用FPGA內部的專用高數串行首發器MGT。DAC是CML數據輸出只需要交流耦合，直接和MGT專用管腳連接。
DAC側的連接
FPGA側的連接
1.6、DAC控制設計
FPGA對DAC的控制由4線的SPI通信總線控制。
SPI總線（上、下拉參照IEEE Std 1149.1標準）
2、工作模式定義
所以在模式選擇中，根據下表進行選擇：
最終，我們選擇雙通道、模式0。
還能夠實現FFH（跳頻），允許在31個額外的NCO之間快速跳轉8255的a口工作在方式1輸入時，每個NCO都以32位精度操作。在兩跳之間可以保持相干和相位連續性的各類操作模式。假設每個頻率調諧字（FTW）都已預加載，只需要一個SPI寫就可以跳到下一個頻率。在調試過程中，專門預留一個VIO對NCO進行在線配置（初始默認中頻為1G）。
